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详细解读7nm制程,看半导体巨头如何拼了老命为摩尔定律延寿_亚博app下载链接

发布时间:2021-02-04 丨 浏览次数:101

本文摘要:说到半导体技术的发展,总是避免不了摩尔法则这四个字——价格一定集成电路可容纳的部件数量,约18~24个月后不会加倍,性能也会加倍。

说到半导体技术的发展,总是避免不了摩尔法则这四个字——价格一定集成电路可容纳的部件数量,约18~24个月后不会加倍,性能也会加倍。芯片的生产技术经常用XXnm来应对。

例如,Intel最近的6代核心系列CPU使用Intel自己家的14nmbook生产技术。XXnm是指集成电路的MOSFET晶体管格栅的宽度,也称为格栅长度。网格长度越高,可以在完全相同尺寸的硅片上构筑更好的晶体管。

目前,业内最重要的代理企业台积电、三星和GF(格罗方德)在半导体技术的发展中更快地增加,10nm工艺刚刚应用于一年半,7nm工艺后似乎已经接近,上个月刚报道了下一代iPhoneA12处理器用于台积电7nm工艺的生产在业界流行的摩尔法则下杀的论调,这么激烈的突击7nm工艺必须解决什么样的困难呢?几个大汉是如何布局这个重要节点的?在本文中为你理解。半导体技术的Tick-TockTick-Tock是Intel芯片技术发展的战略模式,在半导体技术和核心结构两条道路上交错提高。半导体技术领域也不存在类似的形式,在14nm/16nm节点之前,半导体技术在非常广阔的历史时期有一代和半代的不同。

戈登摩尔明确提出着名的摩尔法则后,半导体产业仍坚决以18个月为周期升级半导体技术。直观的结果是,工艺进化仍在逐层削减约0.7倍,如1000nm-700nm-500nm-350nm-250nm等。工艺超过180nm节点后,台积电等代工厂明确提出了比Intel工艺减少0.9倍的工艺。

该技术在不大幅改变生产线的同时,可获得1.24倍电路密度的芯片。Intel的反应等技术非常不发烧,还挂上了半代技术的名字。

从那以后,Intel和IBM生产技术联盟(包括三星和GF等)依然严格按压180nm-130nm-90nm-65nm-45nm-32nm-22nm的步伐前进(三星和GF在32nm后改为28nm),台积电等半导体晶圆代工厂踏上了150nm-110nm-80nm-55nm-40nm-28nm-20nm的路线。工艺的进化,在半导体技术后进化的情况下,由于晶体管的尺寸逐渐增大到类似物理的无限大,在各种物理法则的束缚下,半导体工厂似乎戴着锁链唱歌,因此一些制造商经常出现异常情况:不应该属于全代工艺的16nm工艺被台积电使用,Intel的14nm工艺字面上应该属于半代工艺的范畴。其次,几家公司自由选择了10nm-7nm-5nm的路线,世代和半代的区别成为历史。

正因为如此,半导体制造商占领7nm工艺的道路并不成功,必须进入雕刻、晶体管结构和闸极材料三座山。工欲善其事,首先雕刻机作为半导体技术中最不具代表性的,雕刻技术可以说是现代集成电路上仅次于的难题,一个也没有。

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光刻只是一个很好的解通过口罩感应涂抹光刻胶的硅片,将电路结构印刷在上面,类似于投影图案,只是图案不是人手,而是机器,太阳图案也是红外线,而是紫外线。雕刻现场用于半导体生产波长193nm的浅紫外线(DUV)雕刻。实质上,在工艺发展到130nm之前,193nm的深紫外线不会再次发生相当严重的散射现象,不能用于之后,只有更换波长为13.5nm的极紫外线(EUV)的光刻,才能扩大半导体技术。

EUV的开发从1990年代开始,最初期待在90nm工艺节点上应用,但EUV雕刻机仍接近月份的生产拒绝。不得已,人们不能通过沉浸式雕刻、多曝光等手段将DUV推向10nm阶段。目前,ASML的EUV雕刻机用于蔡司镜面中包含光路,每个镜面的镜头率为70%。也就是说,EUV光束通过该系统的所有镜面时减少,经过40对镜面反射后,只能感觉到约2%的光。

ASML雕刻机光路到达晶片的光越少,雕刻所需的曝光时间越宽,适当的生产成本也越高。为了抵消镜面反射过程中的光能损失,EUV光源收到的光束必须充分强大,与现在非常成熟的DUV光刻技术竞争时间成本。但是,多年来,照明度的提高一直没有超出人们的期待,ASML的EUV产品市场负责人Hans对Meiling作出反应,相当高估了EUV的可玩性。

实验中的EUV光源焦点功率刚刚超过250瓦,机器每小时可以处理125个晶片,效率只有当前DUV的一半。再加上价格和能源消耗,EUV代替DUV并不困难。

最近的EUV雕刻机价格达到1亿欧元,是DUV雕刻机价格的2倍以上,在EUV雕刻机开展批量生产时消耗1.5兆瓦的电力,接近现有的DUV雕刻机。ASML方面,EUV雕刻设备还没有完全完成,最慢到2019年为止可以应用于月生产,因此几乎所有的半导体代理厂都在DUV的多曝光技术之后深入挖掘,决定了负EUV雕刻机的真空期。全新的晶体管架构和闸杆材料通过DUV多曝光或EUV光刻增大格栅宽度,进而刻出更小的晶体管,只是构建7nm的关键要素之一。随着半导体技术的发展,半导体门极上的门在尺寸转移到亚原子级后不接近不稳定,必须更换新的晶体管结构和门极材料来解决问题。

三星在CSTIC大会上的报告显示,GAAFET是7nm工艺节点上最差的自由选择。GAAFET是周围环绕gate的FinFET,与现在横向使用的FinFET不同,GAAFET的Fin设计在旁边,需要获得比普通FinFET更好的电路特性。另外,转入7nm技术时,连接在半导体中的PN接近的闸极材料也需要转换。

硅的电子转移率为1500cm/Vs,锗平均为3900cm/Vs,硅部件的运行电压为0.75~0.8V,锗部件为0.5V,因此锗在某个世纪末被指定为MOSFET晶体管的选择材料,IBM实验室的最初7nm芯片是Ge-Si材料。IMEC(微电子研究中心)研究了新的混合锗材料,检测出了7nm可用的门极材料。一个是由80%锗构成的PFET,另一个是由25%到50%混合锗的FET或0~25%混合锗的NFET。

但最近,III-V族材料开始受到制造商的关注。III-V族化合物半导体具有更大的能量间隙和更高的电子转移率,能够使芯片承受更高的温度,运营更高的频率。此外,现有硅半导体技术的许多技术可用于III-V族材料半导体,因此III-V族材料也被视为替代硅的理想材料。7nm群英理解了三个技术问题后,考虑了一些半导体代理厂如何分别配置7nm工艺节点。

三星作为芯片代工行业的后来者,三星是全球IBM生产技术联盟中激进派的代表,早就宣布在7nm时代使用EUV。今年4月,三星宣布已经完成了7nm新技术的研究开发,顺利生产了7nmeUV晶体,比原来的工程进度提前了半年。

根据日本PCWATCH站点后藤弘茂的分析,三星7nmeUV的特征尺寸为44nm*36nm(GatePitch*MetalPitch),仅为10nmUV技术的一半左右。除了一步到位的7nmEUV,三星还规划了8nm工艺。该工艺实质上是用于DUV光刻多曝光生产的7nm工艺,继承了所有10nm工艺的技术和特性。

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DUV光刻的分辨率很好,芯片的电气性能比7nm的EUV差,所以三星在商业上命名为8nm。从这一点来看,8nm与现有的10nm相比,极有可能在晶体管密度、性能、耗电等方面做出极致优化,基本上可以看作是浅紫外光刻制的工艺无限大。DUV和EUV雕刻分辨率的比较,三星在7nmEUV之后,计划了第二代EUV雕刻技术使用的6nm工艺,与8nm在一定程度上是商业命名,属于7nmEUV工艺的强化版,电气性能不会更好。根据三星路线,三星将于今年下半年试产7nm的EUV晶元,大规模生产时间为2019年秋天。

8nm工艺约在2019年第一季度登场,6nm工艺应在2020年以后不会频繁出现。台积电与三星需要引进EUV雕刻的保守相比,台积电在7nm上自由选择了寻求稳定的路线,不打算进入极紫外线雕刻时代。台积电应用于DUV雕刻雕刻,利用沉浸式雕刻和多曝光等技术顺利转移到7nm时代,切换到EUV雕刻。台积电用于DUV光刻的第一代7nmFinFET已于2017年第二季度转入试制阶段。

与目前的10nmFinFET工艺相比,7nmFinFET在晶体管数量下可以使芯片尺寸为37%,或者在电路复杂性完全相同的情况下可以减少40%的功耗。在下一代7nmFinFET制程中,台积电将开始用于EUV光刻。EUV优化的接线密度可以增加约10~20%的面积,或者在电路复杂性完全相同的情况下,比7nmbinFET减少10%的功耗。根据后藤弘茂的分析,台积电7nm、DUV的特征尺寸在台积电10nm、台积电10nm、台积电10nm、台积电10nm、台积电10nm、台积电10nm、台积电10nm、台积电10nm、台积电10过10nm时的66nm。

此外,与几乎用于DUV工具生产的芯片相比,EUV光刻生产芯片的周期也将延长,台积电计划于2018年第二季度开始试产7nmFinFET晶元。GFGF以前是AMD自己的半导体工厂,后来因AMD资金问题合并了独立国家。GF在某种程度上属于IBM全球IBM生产技术联盟的一员,其半导体技术与三星同源。

但是,GF在28nm、14nm两个节点面临着根本的技术问题,被迫向后来者三星出售生产技术。因此,GF要求在14nm后退出10nm节点,占据7nm工艺。

这个决策是贞节保守的,GF也理解步骤变大容易甩到什么样的道理,在雕刻技术上稳步进步,用于现有的DUV雕刻技术构筑第一代7nm技术的生产,然后用于EUV雕刻进行两次升级。(公共编号:)去年7月报道了GF命名为7LP的7nmDUV工艺细节,据阿尔伯尼纽约州立大学理工学院管理评价多重光刻技术的GeorgeGomba和其他IBM同事介绍,GF将用于第一代7nmDUV产品的四重光刻法。与之前的14nmLPP工艺相比,7LP工艺在功率和晶体管数量完全相同的前提下,可以提高40%的效率,或者在频率和复杂性完全相同的情况下减少60%的功耗。

但是,受四重光刻这一简单的流程的限制,GF的应对因场景而异,7LP不能减少芯片的功耗30~45%。从后藤弘茂分析可以看出,GF的7nmDUV特征尺寸为56nm*40nm(GatePitch*MetalPitch)应该与台积电7nmDUV基本相同。

7nmeuv的特征尺寸为44nm*36nm,与三星7nmeuv完全一致。但是,在EUV的配置中,GF只有一些障碍。目前ASML获得的保护膜仅限于每小时85个晶片的生产率(WpH),GF今年的计划超过125WpH意味着现有的保护膜无法应对批量生产所需的强光源。目前,GF还没有透露何时开始用于EUV雕刻,只说准备好了,但到2018年似乎还没有准备好。

因此,业界广泛推测GF在2019年前不能用于EUV雕刻生产芯片。Intel:我不是对谁……Intel作为世界上仅次于的半导体企业,在半导体技术方面保持领先地位,引导了许多新技术的发展。

但是,近年来,Intel半导体技术的发展速度可能越来越快。例如,14nm技术使用了3代,10nm技术也被竞争对手先行。实质上,三星和台积电转入16/14nm节点后,在过程中常用于商业命名,如上述三星7nm过程,优化后变成6nm。

Intel的14nm工艺经过多次优化,但以14nm、14nm和14nm命名,两者已经没有必要的比较性。由于晶体管生产的复杂性,每代晶体管技术都有不同用途的生产技术版本,不同厂家的下一代统计算法也几乎不同,完全用下一代比较是不正确的。目前业内常用的晶体管密度取决于工艺水平,实质上是互联网。

l最近10nm工艺的晶体管密度比三星、台积电的7nm工艺高。根据Intel发表的晶体管密度表,其45nm工艺的晶体管密度约为3.3MTr/mm,32nm为7.5MTr/mm,22nm为15.3MTr/mm,下降倍数约为2.1倍。但是,14nm时晶体管密度大大提高了2.5倍,为37.5MTr/mm,10nm比14nm提高了2.7倍以上,超过了100.8MTr/mm。

根据后藤弘茂的分析,将Intel、台积电、三星和GF近年来工艺的特征尺寸进行比较,Intel的14nm工艺明显高于三星和GF的14nmLPP和台积电的16nmFinFET,只有3星前期的10nm工艺Intel的10nm工艺全面优于台积电和三星的10nm工艺,甚至优于台积电和GF的最初7nmUV。虽然不如三星和GF的第二批7nmEUV工艺,但Intel认同也不深入挖掘10nm工艺,第二代10nm领先于三星和GF的7nmEUV也不可能。国外网站Semiwiki前几天也讨论了三星的10nm、8nm、7nm工艺的情况,其中10nm工艺的晶体管密度为55.5MTr/mmm,8mm为64.4MTr/mm,7nm也是101.23MTr/mm下一站,5nm从目前7nm工艺的各种困难中可以看出,在5nm和之后的节点中,晶体管的结构仍然需要改良的可能性很高,目前不受关注的是罗汉塔式的Nanosheet晶体管。Nanosheet是IBM联盟在2017年6月的SymposiaonVLSITechnologyand上Circuits半导体会议上明确提出的,其晶体管是打击FinFET上90度的扁平堆栈化结构。

经过对后藤弘茂的分析,IBM联盟从源级到漏级方向展示了90度缝合的晶体管横截面,可以看出FinFET技术中Channel很粗,就像翅片的形状一样,把这些翅片放在90度后就会变成Nanowire的形状。有趣的是,FinFET将原Planer型晶体管打倒90度。Planer型晶体管在平面内分解,在上面连接分解栅极。FinFET将平面的Channel设置为90度,成为三个方向都有栅极的三重门电路。

Channel基本解体了硅胶板,不仅引导了电子移入,还减少了格栅的长度。与FinFET的三面格栅不同,Nanosheet是4面360度的全包,可以进一步引导电子入侵,提高格栅长度,加强电子驱动力。如果都是三鳍片结构,Nanosheet格栅的长度是FinFET的1.3倍。

Nanosheet在良品率方面也比FinFET更有优势。横向Channel的FinFET更依赖于曝光技术,而横向Channel的Nanosheet更依赖于薄膜分解技术。根据实验室的不同意见,横向加工比半导体工艺更难。

但是,像7nm有三座山一样,5nm工艺解决问题的不仅仅是晶体管结构,还有新的布线层材料等问题。根据一些半导体制造商的roadmap,5nm工艺暂定于2020年,至少Nanosheet以此为目标。硅半导体的夕阳红就像过去一样,摩尔法则的命运不仅是芯片技术的尺寸,物理学家和技术人员也不同,生产的晶体管和电路能提高到什么程度呢?三星、台积电和GF的技术转型,让我们看到了7nm工艺时代的发展方向。即使要解决很多物理和工程问题,集成电路产业也一步一步地前进。

但是,未来半导体技术进一步发展到5nm和3nm后,电路中最狭窄的地方只有十几个原子的厚度,硅半导体技术有可能面临无限的大小,现在几个竞争7nm工艺的场面几乎可以说是硅半导体的夕阳红。在这种情况下,我们希望这些半导体企业携手,在未来的半导体产业中继续希望,然后遵循摩尔法则,将人类的计算能力和生产能力推向新的高峰。文章:深度|半导体巨头押注的EUV,真的能拯救摩尔法则吗?(上)深度|半导体巨头押注的EUV,真的能拯救摩尔法则吗?(下)原始文章允许禁止发布。下一篇文章发表了注意事项。


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